Cadence与台积电携手开发N7制程工艺

Cadence Tensilica 社区, May. 27, 2017 – 近日在硅谷举办的 CDNLive 期间，我们针对如何使用Cadence 工具设计基于台积电 N7 工艺（7nm）的产品做了介绍。内容受到了广泛关注，即便换到了更大的会议室，还是站满了听众。两位演讲者分别是来自 Cadence 公司的 Rod Metcalfe 和台积电的 Jason Chen，以数字流程为主题做了介绍。


演讲开始，Rod 简要介绍了Cadence 的工具开发历程。Innovus 设计实现系统的首次面世是针对 16nm 时代，业界当时面临的最大挑战是 FinFET 技术的实现以及因多重曝光引起的彩色化问题。随后，10nm 工艺的发展成功实现了全彩色化，并推动了第二代FinFET 技术的诞生；10nm 时代的另外一个关键变化是连线电阻的上升，互连层选择因此也变得更为重要。步入今天，第三代 7nm 工艺彻底颠覆了电子设计自动化（EDA）领域，并正在引领新一轮行业变革。

N7 工艺的重要性和影响力不言而喻，很多客户甚至选择从 16nm 直接跨入 7nm 时代；依然青睐 N10 的客户则会选择采用全新 12FFC。据预测，N7 将与 28nm工艺一样"长寿"，不仅会催生大批生命周期显著延长的产品，也会推动新设计理念的大量涌现。如果说 28nm 起到了任何导向作用的话，那就是其多年来衍生出的多项技术。

一般来讲，我们认为上层综合与底层工艺是独立的，只需单元库和网表即可实现。但 N7 工艺下并非如此，因为 Genus 综合和 Innovus 设计实现共享布线器；同时， N7 的一些变化还会影响到单元布局。

N7 的重点领域首先是高性能计算（HPC），最有前景的应用领域是高端移动设备。顾名思义，HPC 常规采用 3 + GHz 高频率，意味着电压降和电迁移／发热是主要挑战。如果不了解个中原理，您可以试试看用一根细电线引导大电流。

N7 的新特性之一是通孔支柱（via pillar），层间互联时无需在每层布一小段线路。理论上，各通孔（via）可以无限堆栈；但现有技术条件下，因为最底层架构的电流负载有限，所以仍需多个通孔。一般情况下，通孔支柱的使用环境比较受限；并且，通孔支柱通常与单元库引脚相连，意味着每个单元都会在输出端有一个通孔支柱。通孔支柱的横截面如图所示。

反之，因为支柱体积比引脚大，所以采用通孔支柱的两个单元无法相邻，进而影响布线；进行"光晕检查（Halocheck）"以确保合理布线还是非常重要的。由于布线和层分配会影响硅片面积和时序，所以顶层综合也必须要考虑在内。然而，因为两者共享引擎，很多合成工作都可以自动实现。尽管因为中间层不能布线，通孔支柱会因此占用一些布线资源；但由于占用资源并不多，所以应该不会构成主要问题。

N7 的另一个新特性是修整感知(trim-aware)布线。金属制造有两种方法，一种是多边形与金属掩模的简单叠加，在满足最小金属面积规则的前提下，固定在间隔相对较大的线路末端之间；另一种方法的间隔较小，先放置连续金属格栅，然后使用单独的切割掩模分割布线。无论哪种方法，修整感知布线都需要作为单独掩膜贯穿整个制程；换句话说，制程的其它环节也需要具备修整感知。

Quantus 已经通过 N7 工艺的完整认证，并增加了多项新功能。增量抽取允许无需新的全芯片提取的情况下进行ECO修改。虚拟金属填充支持时间效应，无需生成并提取所有多边形。电感提取也是 Quantus 的新功能。


N7 采用非高斯计时，需要 LVF 扩展才能实现足够的精度。单元库格式委员会已经批准，N7 单元库特征化也已经就绪。

上述所有差异都将集中体现于时钟树综合（CTS）， CTS 也因此必须具备通孔支柱感知和变异感知。

一如既往，Voltus 负责处理IR／EM；但新增了 EM 统计规则。因为自发热分析能力对 N7 制程很关键，Voltus也为之增加了新功能。

Pegasus 是 Cadence 的全新物理验证系统，全面支持N7 工艺。如需了解更多详细内容，请参阅Test Flying Pegasus 和Pegasus Flies to the Clouds。

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